Рекомендації щодо використання вітчизняної елементної бази - Реалізації технології ЦДУ

Повнота реалізації переваг ЦАР багато в чому залежить від якісних параметрів елементної бази. Прогрес у розвитку мікропроцесорної техніки і теорії ЦОС загострив проблему невідповідності швидкодії і розрядності електроніки цифро-аналогового (аналого-цифрового) перетворення даних зростаючим можливостям обчислювальних засобів. Однією з причин можна вказати обмежувальні заходи в інтересах оборонних відомств, а також прорахунки провідних світових виробників у виборі пріоритетних напрямків науково-технічної політики.

Сучасні досягнення світових виробників АЦП узагальнені в табл. 3.3. Серед ЦАП слід відзначити 14-розрядні 2-канальні ЦАП фірми Texas Instruments з частотою вихідного сигналу в діапазоні 70-100 МГц, а також розробки фірми Maxim Integrated Products. Остання виробляє 14-розрядний ЦАП MAX5195 який може працювати на частоті 100 МГц та 16-розрядний ЦАП MAX5888 з тактовою частотою 500 МГц.

На основі оцінки прогнозів розвитку АЦП, ЦАП [28] та мікропроцесорної техніки, зокрема можливості досягнення тактовою частотою процесорів рубежу 20 ГГц до 2007 р. [33, 34], можна сподіватися на усунення дисбалансу в розвитку тандема перетворювач-процесор.

Використання технології програмної реконфігурації архітектури при побудові систем мобільного зв'язку з ЦАР дозволяє уникнути апаратної залежності ЦОС і спрощує її адаптацію під специфіку того чи іншого протоколу зв'язку. При цьому забезпечується оптимізація архітектури обладнання за ресурсами та функціональністю під конкретно розв'язувані завдання. В якості аналогів можна розглядати схемні рішення [10, 11].

Таблиця 3.3.

Технічні характеристики аналого-цифрових перетворювачів.

Фірма-виробник

Марка АЦП

Розрядність біт (ТТЛ-вихід)

Тактова частота, МГц

Вхідна смуга частот, МГц

Analog Devices

AD9410

2х10

200

400

Harris Semiconductor

HI5865

12

65

250

Burr-Brown Corporation

ADS852

14

65

1000

National Semiconductor

CLC5956

12

65

300

Lucent Technologies

CSP1152A

14

65

1000

Maxim Integrated Product

MAX104

8

640

2200

TelAsic

ТС1200

10

1000

400

З великого різноманіття схемотехнічних підходів [8] щодо практичної реалізації ЦАР слід пропонувати застосування спеціалізованих модулів багатоканальної обробки сигналів на базі програмованих логічних інтегральних схем (ПЛІС) типу FPGA, наприклад, фірми Xilinx (США). Особливістю її FPGA серії Virtеx-4, виконаної за 0,13-мікронною технологією, є вбудовані мультигігабітні трансивери Rocket I/O та PowerPC-процесорні блоки. У вищих представниках сімейства Virtex-4 від Xilinx можлива інтеграція до кылькох ядер процесорів PowerPC, кожний з яких працює на частоті понад 500 MГц, а також до 24 трансиверів із пропускною здатністю по 3,2 Гбіт/с. Для порівняння, за даними фірми Altera, в табл. 3.4. показана тенденція збільшення складності, а як наслідок, й можливостей ПЛІС [35]. Їх застосування на відміну від DSP дозволяє жорстко синхронізувати покрокове виконання алгоритмів обробки сигналів у багатоканальних системах завдяки відмові від використання апаратних переривань [8]. Зазначені модулі можуть використовуватися для встановлення в багатослотові шасі [36].

Таблиця 3.4.

Прогноз тенденцій розвитку ПЛІС.

Характеристика

ПЛІС, що представлені

На ринку

Перспективні ПЛІС

Кількість вентилів, млн. шт.

0,4

6

Складність

Вбудований ОЗП - 200 кбіт

Вбудований ОЗП -4 Мбіт, RISC-процесор з КЕШ пам'яттю

Швидкодія

Тактова частота ядра 400 МГц

Тактова частота ядра 622 МГц

Конструювання

6 місяців, 80% конструкції виконано з використанням інтелектуальної власності

9 місяців, використання компіляторів СІ

Ціна, дол.

20

800 (партія 100 шт.)

Серед міжмодульних інтерфейсів (табл. 3.5 [8]), що використовуються зараз у промисловому обладнанні, перевагу варто віддати на користь СPCI (Соmpact Peripheral Component Interconnect) [36]. Такому рішенню сприяє сумісність з ПК, що є досить зручним для налагодження програмного забезпечення, та поява останнім часом великого асортименту інтерфейсних розширювачів на базі багатослотових шасі (рис. 3.2. а), які допускають встановлення до 18 й більше СPCI-модулів. СPCI може бути базовим в налагоджених та серійних СТЗ. Він може використовуватися в якості системоутворюючого протоколу, призначеного для передачі команд управління від процесорних модулів (рис. 3.2. б), а за умови достатності пропускної здатності, й для міжмодульного обміну даними. Прикладом успішної реалізації CPCI-рішення є продукція англійської компанії Nallatech Ltd, яка поставляє СРСІ-модулі Benadic, що містять двадцять 14-розрядних АЦП з тактовою частотою до 85 МГц та граничною смугою аналогових вхідних сигналів понад 250 МГц (рис. 3.2. в) [8].

В БС мобільного зв'язку в якості прототипу приймально/передавального модулю пропонується використовувати пристрій для реєстрації, цифрової обробки й синтезу аналогових сигналів із частотою дискретизації до 100 МГц ADC100AS2 (надалі - модуль ЦОС) фірми "Пульсар-ЛТД" (м. Дніпро-петровськ, Україна). При цьому, для зниження економічних витрат проводилось тестування існуючих модулів ЦОС з інтерфейсом PCІ, що дозволяє застосовувати їх зі звичайним ПК.

Таблиця 3.5.

Технічні характеристики інтерфейсів сучасних цифрових магістралей.

Інтерфейс шини

Тактова частота шини, МГц

Максимальна пропускна спроможність, Мбайт/с

Розрядність шини

Даних

VME (6U)

10

40

32

VME64 (6U), ANSI/VITA 1-1994

10

80

64

VME64x (6U), ANSI/VITA 1.1-1997

20

160

64

VME320

40

320

64

FPDP

40

160

32

FPDP-ІІ

50

400

32

PCI v2.1

33

133

32

PCI v2.2

66

533

64

CompactPCI

33

133

32

CompactPCI ver.2.0

33

266

64
    А) б) В)
елементна база цар

Рис. 3.2. Елементна база ЦАР.

Зазначений пристрій ADC100AS2 (рис. 3.3.) призначений для перетворення аналогових сигналів в цифрові коди, зберігання цих кодів і передачі їх по шині PCI. Аналогова частина пристрою зібрана на основі мікросхем АЦП AD9432 (12-Bit, 105 MSPS) фірми Analog Devices (США). Основні дані про АЦП AD9432 наведені в додатку А. Основні характеристики ADC100AS2 наведені в табл. 3.6.

модуль цос adc100as2

Рис. 3.3. Модуль ЦОС ADC100AS2.

Буферний підсилювач АЦП має вхідний опір 50 Ом і розраховано на роботу з джерелом сигналу, який має вихідний опір 50 Ом. У разі відсутності джерела сигналу (режим холостого ходу) на вході АЦП присутній невеликий постійний зсув. Максимальна тактова частота складає 100 МГц (частота дискретизації задається коефіцієнтом розподілу тактової частоти від 1 до 256). Результати перетворення записуються в буферну пам'ять пристрою ADC100AS2. Об'єм записуваної реалізації 256 K.

Використання ПЛІС сімейства Virtex фірми Xilinx дозволяє перепрограмувати пристрій ADC100AS2 для реалізації обробки аналогових і цифрових сигналів відповідно до алгоритмів, по ТЗ замовника. Типова конфігурація плати - цифровий осцилограф. Запис даних АЦП відбувається синхронно з видачею даних на входи ЦАП. Запуск процесу дискретизації відбувається по команді з ПК або по сигналу входу зовнішнього запуску і триває до заповнення буферної пам'яті. Об'єм буферної пам'яті - 256 К. Закінчення процесу дискретизації відстежується обробкою апаратного переривання або запитом регістрів плати.

Таблиця 3.6.

Основні технічні характеристики модулю ЦОС ADC100AS2.

Тип шини обміну даних

MASTER - PCI 3233

Кількість каналів АЦП

2

Кількість каналів ЦАП

2***

Розрядність АЦП, біт

12

Відсутність пропуску кодів, гарантовано біт

12

Кількість ефективних розрядів на частоті 49 МГц, біт (тип.)

10,9*

Максимальна частота дискретизації, МГц

100

Розрядність ЦАП, біт

14

Вхідний опір аналогового входу, Ом

50+1

Діапазон вхідного сигналу, В, не більше

+1

Середньоквадратичне значення апертурного тремтіння

При температурі +25 С, пс (тип.)

0,25**

Інтегральна нелінійність перетворення, ЕМР (тип.)

+1*

Диференційна нелінійність перетворення, ЕМР (тип.)

+0,5*

Вхід зовнішнього запуску з керованим порогом спрацьовування

1***

Кількість вхідних цифрових ліній, не більше

4

Кількість вихідних цифрових ліній, не більше

4

Вхідний опір лінії для цифрових сигналів, Ом

50+1

Вхідна ємність ліній для цифрових сигналів, пФ, не більше

10

Рівні вхідних цифрових сигналів

LVTTL, LVCMOS

Максимальний об'єм буферного ЗП, відліків сигналу на канал

256 K

Споживана потужність, Вт, не більше

7

Напруга живлення, В

5, 12

Живлення пристрою здійснюється через PCI-шину ПК

Плата дозволяє встановлювати ПЛІС XILINX сімейства Virtex - до 800 тисяч вентилів

Програмування схеми цифрового автомата здійснюється від мікросхеми FLASH SPROM, що встановлена на платі

Схема цифрового автомата обробки сигналу може бути змінена за вимог замовника

Плата підтримує роботу PCI інтерфейсу в режимі "MASTER" (DMA, швидкість передачі даних не менш 100 MB/sec)

*- параметри контролюються непрямими методами;

**- значення для мікросхем АЦП. Для пристрою в цілому параметр залежить від осцилятора, що встановлений і може бути змінений по ТЗ замовника

***- ЦАП 2 використовується як програмно-кероване джерело напруги. Вихідна напруга ЦАП 2 також задає поріг спрацьовування входу зовнішнього запуску

Оцифровані дані з внутрішнього буфера пересилаються в DMA буфер ПК зі швидкістю не менше 100 MB/sec (робота PCI інтерфейсу в режимі "MASTER"). Центральний процесор ПК не бере участь в передачі даних з буферної пам'яті платні в DMA буфер і в цей час може виконувати інші задачі.

Плата підтримує режим роботи із зовнішньою або внутрішньою синхронізацією запуску процесу дискретизації, а також видачу синхроімпульсу запуску зовнішнього процесу. Встановлений на платні ЦАП і окрема буферна пам'ять ЦАП дозволяє синтезувати сигналу довільної форми з частотою дискретизації до 100 МГц.

Також плата може бути використана для реєстрації цифрових сигналів, використовуючи цифрові входи встановлені на платі, та дозволяє генерувати цифрові і спеціальні сигнали на цифрових виходах.

Плата виконана у вигляді стандартного PCI інтерфейсу. До комплекту поставки входить: плата ADC100AS2; кабель для підключення цифрових сигналів (2 шт.); драйвер пристрою для ОС WIN 9x/ME/2000/XP; тестове програмне забезпечення WIN DO OSCILLOSCOPE (початковий текст проекту для Delphi 7.0); DLL-бібліотека функцій для використовування плати в проектах користувача; підтримка для роботи з платою в пакетах MatLab і LabView; керівництво користувача.

Плата має цифрові виходи плати (DOUT1, DOUT3-DOUT5), кожен з яких може або виконувати функцію програмованого користувачем, або використовуватись для формування платою додаткових службових сигналів (рис. 3.4, табл. 3.7.). Початково всі цифрові виходи настроєні на формування платою додаткових службових сигналів:

    - сигнал "Готовність" (роз'єм J 2, контакт 11) - логічна одиниця на цьому виході сигналізує про готовність пристрою почати цикл дискретизації по активному фронту на вході зовнішнього запуску (роз'єм J 14) якщо даний режим включений; - сигнал "Інверсна готовність" (роз'єм J 2, контакт 3) - являє собою інвертований сигнал "Готовність"; - сигнал "Інверсія часового вікна" (роз'єм J 2, контакт 7) - протягом процесу дискретизації на цьому виході підтримується рівень логічного нуля, в інший час - рівень логічної одиниці; - сигнал "Вхід зовнішнього запуску" (роз'єм J 14) - процес дискретизації запускається перетинанням сигналу на цьому вході граничного рівня, що задається вихідною напругою ЦАП 2 (за умов що на виході "Готовність" вже присутня логічна одиниця). Процес дискретизації, при цьому, починається після надходження першого тактового імпульсу від внутрішнього тактового генератора (100 МГц). - сигнал "Кінець дискретизації" (роз'єм J 2, контакт 9) - перехід з логічної одиниці в логічний нуль на цьому виході відзначає момент закінчення процесу дискретизації.

Таблиця 3.7.

Коаксіальні роз'єми ADC100AS2.

Роз'єм J 9

Вихід ЦАП 1

Роз'єм J 14

Вхід зовнішнього пуску

Роз'єм J 5

Вхід АЦП (канал 1)

Роз'єм J 7

Вхід АЦП (канал 2)

Для зберігання вхідного оцифрованого сигналу 2 каналів і синтезу сигналу довільної форми в платі є 2 буфери пам'яті : пам'ять АЦП і пам'ять ЦАП відповідно. У пам'яті АЦП, розміром 256 К подвійних слів (256Кx16 на канал), зберігаються оцифровані дані 2 вхідних каналів. У пам'яті ЦАП, розміром 256 К слів (256Кx16), зберігається цифровий образ сигналу, що синтезується. Після старту процесу дискретизації, плата переходить в режим генерації ЦАПом образу, що синтезується, з пам'яті ЦАП з одночасною оцифровкою сигналу 2 каналів і запису даних в пам'ять АЦП. В процесі дискретизації плата виконує генерацію сигналу зі всього буфера пам'яті ЦАП і заповнення всього буфера пам'яті АЦП (розміри буферів однакові).

Враховуючі, що АЦП має 12 двійкових розрядів, ЦАП має 14 двійкових розрядів, то кожен елемент АЦП пам'яті (подвійне слово) зберігає, в молодшому слові, значення (12 біт) оцифрованого сигналу першого каналу і в старшому слові, значення (12 біт) оцифрованого сигналу другого каналу, у відповідний момент часу. Тобто в подвійному слові (32 біти, 0...31) пам'яті АЦП, в бітах 0...15 записане значення оцифрованого сигналу першого каналу в додатковому коді, а в бітах 16...31 - значення оцифрованого сигналу другого каналу в додатковому коді. Значення для пам'яті ЦАП записуються в молодші 16 біт (0...15) подвійного слова в додатковому коді.

Робота з платою починається з її відкриття. Перед завершенням додатку працюючого з платою всі раніше відкриті плати необхідно закрити. Після відкриття плати, можуть бути задані режими роботи плати (дозвіл генерації сигналу пам'яті ЦАП, режим роботи апаратного переривання, отримання покажчика на DMA буфер й т. ін.).

Запуск процесу дискретизації (оцифровки вхідного сигналу і синтезу вихідного, якщо цей режим включений) здійснюється функцією XdspSampleStart. Після виклику команди XdspSampleStart плата переходить в режим оцифровки вхідного сигналу і запису його у внутрішню пам'ять АЦП. Якщо включена генерація сигналу з пам'яті ЦАП, то одночасно з оцифровкою вхідного сигналу, плата синтезує вихідний сигнал форми визначеною пам'яттю ЦАП.

Плата підтримує роботу PCI-інтерфейсу в режимах "TARGET" і "MASTER". У режимі "TARGET" драйвер пристрою обмінюється даними з платою послідовно за запитом від ПК, в режимі "MASTER", за запитом на передачу даних, плата виконує копіювання внутрішньої пам'яті у фізичну пам'ять ПК без участі центрального процесора (режим Direct Memory Access, DMA). Робота плати в режимі "MASTER" забезпечує передачу внутрішньої пам'яті платні в пам'ять комп'ютера з швидкість не менше 100 Mбайт/с.

При роботі плати в "MASTER" режимі використовується наступний механізм пересилки оцифрованого сигналу з пам'яті АЦП в пам'ять ПК:

    - при ініціалізації плати, в оперативній пам'яті ПК виділяється буфер розміром 1024 KB (DMA-буфер) - це повний розмір внутрішньої пам'яті АЦП; - після завершення процесу дискретизації, по команді старт DMA транзакції, плата виконує копіювання ділянки внутрішньої пам'яті АЦП (довжина копійованої ділянки задається) в DMA-буфер ПК, без участі центрального процесора; - призначений для користувача додаток дістає доступ до буфера напряму, через покажчик на DMA-буфер.

Для доступу до пам'яті АЦП використовується режим "MASTER" роботи плати, для пам'яті ЦАП - режим "TARGET".

Плата підтримує генерацію апаратного переривання і управління режимами його роботи. Так, переривання може генеруватися після завершення процесу дискретизації, після завершення процесу DMA транзакції або після завершення дискретизації і автоматичної DMA транзакції, якщо такий режим включений.

При роботі з платою без використання апаратного переривання, інформацію про завершення процесів оцифровки і DMA-транзакції можна одержати через регістр статусу.

По завершенню заповнення внутрішньої пам'яті, плата встановлює прапорець в регістрі статусу і генерує апаратне переривання, якщо воно дозволене. Якщо дозволений режим виконання DMA-транзакції автоматично після завершення процесу дискретизації, плата переходить в режим DMA-транзакції копіювання внутрішньої пам'яті АЦП в DMA-буфер ПК. При цьому активізувати DMA-транзакцію можливо окремо. Аналогічно процесу дискретизації, по завершенню DMA-транзакції, плата встановлює відповідний прапорець в регістрі статусу і генерує переривання, якщо воно дозволене.

Після завершення процесу дискретизації і DMA-транзакції, оцифрований вхідний сигнал може бути прочитаний в режимі "MASTER" через покажчик на DMA-буфер. Далі, виконується обробка над одержаним оцифрованим сигналом. Після завершення обробки, процес дискретизації, зчитування пам'яті АЦП і обробки може бути циклічно повторений.

Таким чином, розглянутий модуль ЦОС вітчизняного виробництва можливо розглядати у якості прототипу при розробці перспективних БС СМЗ.

Похожие статьи




Рекомендації щодо використання вітчизняної елементної бази - Реалізації технології ЦДУ

Предыдущая | Следующая