РАЗРАБОТКА ФУНКЦИОНАЛЬНОЙ ЭЛЕКТРИЧЕСКОЙ СХЕМЫ КОДЕКА - Разработка кодека сверточного кода с алгоритмом порогового декодирования

Критерием выбора принципа построения функциональных блоков кодека является обеспечение минимума сложности аппаратной реализации.

В соответствии с [1-3] задание порождающих полиномов и алгоритма декодирования ССК полностью определяет принцип построения функциональной схемы кодека.

Функциональная электрическая схема ФПСк (ФПСд) выполняется в виде схемы умножения полиномов, и реализуются в виде регистра сдвига (RG) со встроенными сумматорами по модулю два.

Так как максимальная степень порождающих полиномов, то RG будет содержать ячеек памяти и такое же количество сумматоров по модулю два.

Функциональная электрическая схема ФПСк (ФПСд) приведена на рисунок 4.1.

функциональная электрическая схема фпск (фпсд)

Рисунок 4.1 - Функциональная электрическая схема ФПСк (ФПСд)

Нумерация ячеек памяти RG ФПСк ведется справа налево. Места включения сумматоров по модулю два определяются ненулевыми членами порождающих полиномов. Выходной сумматор по модулю два является трех входовым.

Наиболее простым способом построения КРИ-1/2 является использование двух регистров (RG1, RG2) и блока формирования тактовых частот RG1 и RG2. Оба регистра содержат по ячеек памяти.

Способ построения КРИ-1/3 является аналогичным способу построения КРИ-1/2, различие заключается лишь в количестве ячеек памяти у регистров RG1 и RG2, а также в блоке формирования тактовых частот.

Функциональная электрическая схема КРИ-1/2 представлена на рисунке 4.2.

функциональная электрическая схема кри-1/2

Рисунок 4.2 - Функциональная электрическая схема КРИ-1/2

Диаграммы, поясняющие принцип работы КРИ-1/2, приведены на рисунке 4.3.

временные диаграммы, поясняющие принцип работы кри-1/2

Рисунок 4.3 - Временные диаграммы, поясняющие принцип работы КРИ-1/2

КОИ-3/1 и КОИ-2/1 соответственно кодера и декодера ССК целесообразно выполнить в виде синхронных мультиплексоров на соответствующее число информационных и управляющих входов, а также формирователя сигналов управления мультиплексором. Формирователь сигналов управления выполнен в виде двоичного счетчика с дешифратором.

Функциональная электрическая схема КОИ-3/1 имеет следующее построение (рисунок 4.4.), а временные диаграммы, поясняющие принцип работы КОИ-3/1, приведены на рисунке 4.5.

функциональная электрическая схема кои-3/1

Рисунок 4.4 - Функциональная электрическая схема КОИ-3/1

временные диаграммы, поясняющие принцип работы кои-3/1

Рисунок 4.5 - Временные диаграммы, поясняющие принцип работы КОИ-3/1

Корректор ошибок декодера выполняется в виде 2 регистров сдвига, каждый из которых содержит по ячеек памяти. На выходе каждого регистра включается сумматор по модулю два, на второй вход которого поступает сигнал коррекции с выхода порогового элемента (ПЭ) анализатора синдромной последовательности (АСП) декодера. Информационные символы с выходов регистров поступают на соответствующие входы КОИ-2/1 декодера.

Важнейшим функциональным блоком декодера ССК с алгоритмом ПД является АСП, который может быть выполнен в виде последовательного регистра, содержащего ячеек памяти, с нумерацией ячеек памяти справа налево, и встроенных сумматоров по модулю два. В состав АСП входят 2 ПЭ, имеющие по входов. Места включения сумматоров по модулю два в регистр и подключение входов ПЭ определяются ненулевыми членами порождающих полиномов.

Пороговое декодирование ССК выполняется с использованием обратной связи в АСП. При этом одновременно с декодированием информационных символов происходит коррекция синдромных символов, использованных при формировании сигнала коррекции. Это выполняется с целью устранения влияния ненулевых символов синдрома на правильное принятие решения при декодировании последующих информационных символов.

Функциональная электрическая схема АСП для рассчитанного ССК имеет следующее построение (рисунок 4.6.).

функциональная электрическая схема асп

Рисунок 4.6 - Функциональная электрическая схема АСП

Похожие статьи




РАЗРАБОТКА ФУНКЦИОНАЛЬНОЙ ЭЛЕКТРИЧЕСКОЙ СХЕМЫ КОДЕКА - Разработка кодека сверточного кода с алгоритмом порогового декодирования

Предыдущая | Следующая