Функциональная схема включения. - Микропроцессорная техника

Данная функциональная схема используется при работе микропрцессора в максимальном режиме при организациях многопроцессорных систем.

При обращенях к памяти и внешним устройствам очень сильно отличается по быстродействию. Поскольку многопроцессорные системы организовываются для решения сложных задач, требующих большого быстродействия, то нужно выполнять разделение обращения к внешним устройствам и памяти.

К1810ВБ89

S0-S2 - входы для подключения к МП ВМ86, состояние этих входов определяет режим работы арбитра шин. Зафиксировав эти сигналы арбитр шин начинает выполнение действий по захвату, освобождению или удержанию системной или резидентной шины.

CLK - вход для подключения системного генератора.

LOCK - вход запрета освобождения системной шины: "1" - арбитру запрещается освобождать системную шину, не зависимо от его приоритета.

CRQLCR - выход запрета освобождения системной шины если поступил запрос по входу CBRQ.

ANYRQST - вход разрешения освобождения системной шины.

RESB - выбор режима работы системной либо резидентной шины ("1" - системная шина; "0" - резидентная шина).

IOB - выбор режима работы при вводе / выводе информации через системную либо резидентную шину ("1" - системная шина; "0" - резидентная шина).

AEN - сигнал разрешения доступа к системной шине.

BCLK - сигнал синхронизации системной шины.

BREQ - сигнал запроса системной шины.

BPRN - вход разрешения приоритетного доступа к системной шине

BPRQ - выход приоритетного доступа к системной шине.

BUSY - сигнал занятости шины.

CBRQ - вх/вых общего запроса шин.

Арбитр шин в многопроцессорной системе может обслуживать 1-2 центральных микропроцессоров. При организации многопроцессорных систем нужно разрабатывать схему приоритетного арбитража. При организации схем приоритетного выбора арбитража используется 3 метода: параллельный; последовательный и циклический арбитраж.

Схема включения арбитража шин при последовательном методе:

При последовательном разрешении приоритетов веса арбитров задаются подключением BPRN с BPRQ. Для схемы, изображенной на рисунке максимальный приоритет будет иметь 1-й АШ, а минимальный - 3-й.

Схема параллельного разрешения приоритетов предполагает использование дополнительного приоритетного контроллера.

В простейшем случае при аппаратном задании весов приоритетов, приоритетный контроллер представляет собой схему, выполненную на логических элементах. Более сложные приоритеты устанавливаются программным путем.

В этом случае приоритетный контроллер имеет связь с шиной данных. В состав приоритетного контроллера входят схемы циклического перераспределения приоритетов.

Арбитр шин может обслуживать 2 микропроцессора:

RQ/GT - обеспечивает доступ к линии связи только одному МП. Выходы другого в этот момент находятся в 3-м состоянии. Дешифратор адреса определяет адрес всей конкретной схемы. Их в многопроцессорной схеме может быть много.

Для подключения к системной или резидентной шине используется контроллер системной шины К1810ВГ88.

Похожие статьи




Функциональная схема включения. - Микропроцессорная техника

Предыдущая | Следующая