Синтез делителя частоты - Синтез дискретного устройства

На вход делителя частоты поступают сигналы от генератора тактовых импульсов с частотой 190 Гц. На выходе схема должна выдать импульсы с частотой 0,1 Гц. Исходную частоту надо поделить на 1900. Это можно сделать при помощи последовательного соединения делителей на 19, 5, 5, 4.

Делитель на 19.

Реализуем на 5 последовательно включенных JK-триггерах.

Временная диаграмма представлена на рис. 1.6.

Рис. 1.6. Временная диаграмма работы делителя на 19.

Как видно из рис. 1.6 после прихода 19 импульса на выходах триггеров сформировалась комбинация 10011. При этом комбинация Q5Q2Q1 впервые появляется после 19 импульса. Эту комбинацию используем для определения момента сброса триггеров в ноль, тем самым получая на выходе Q5 схемы 1 импульс (при этом на вход Q1 поступило 19 импульсов). Полная схема делителя на 19 приведена на рис. 1.7.

делитель частоты на 19

Рис.1.7. Делитель частоты на 19.

Делитель на 5

Делитель составим из 3 последовательно включенных JK-триггеров. Временные диаграммы работы делителя приведены на рис. 1.8.

При построении делителя воспользуемся тем же принципом, что и при синтезе делителя на 19.

После прихода 5 импульса на выходах появиться код 101. Комбинация Q3Q1 впервые появляется с приходом 5 импульса. При появлении 6 импульса все триггеры должны сброситься, а поскольку используются двухступенчатые триггеры, то по окончанию 6 импульса делитель посчитает его как 1. Поскольку сброс триггеров будет зависеть от переходных процессов в микросхемах ТТЛ, то во избежание ошибок при установке в 0 после 5 импульса необходимо замедлить переходные процессы. С этой целью в схему ставим еще два инвертора. Полная схема делителя на 5 приведена на рис. 1.9.

временная диаграмма работы делителя на 5

Рис. 1.8. Временная диаграмма работы делителя на 5.

Рис. 1.9. Схема делителя частоты на 5.

Делитель на 4

временные диаграммы работы делителя на 4

Рис. 1.10. Временные диаграммы работы делителя на 4.

Делитель на 4 получается при последовательном соединении двух JK-триггеров. Временная диаграмма работы такого делителя приведена на рис. 1.10, а полная схема на рис. 1.11.

Рис. 1.11 Схема делителя на 4.

Похожие статьи




Синтез делителя частоты - Синтез дискретного устройства

Предыдущая | Следующая