Описание электрической функциональной схемы арифметического устройства для выполнения сложения и вычитания десятичных чисел - Конструирование СВТ

Электрическая функциональная схема арифметического устройства для выполнения сложения и вычитания десятичных чисел представлена на рис. 2.4.

Отдельно представлены:

    1) схема обработки знаков (рис. 2.3); 2) логика работы схемы обработки знаков (табл. 2.2).

Описание схемы обработки знаков

Схема обработки знаков представлена на рис.2.3.

Операнды поступают на схему контроля на появление недопустимых кодов (более 1001(2)) (рис.2.2). Далее операнды А и В записываются в соответствующие регистры RG18 и RG19. Младшие разряды знаковых тетрад поступают на триггеры D20 и D21. В зависимости от знака происходит сортировка операндов. Она производится следующим образом:

    1) если знаки операндов одинаковые, то неважно, какой операнд поступит на регистор D35 и регистор D36; 2) если знаки разные, то отрицательный операнд обязательно должен поступить на регистор D35, а положительный операнд на регистор D36.

В первом варианте знаки одинаковые (случаи 1 и 4 в табл. 2.2.):

    1) На выходе конъюнктора D23 - "0". С выхода конъюнктора D23 сигнал поступает на управляющие входы группы конъюнкторов D29. Этот сигнал запрещает передачу операнда А на группу элементов M2 D33. 2) На выходе инвертора D26 - "1". С выхода инвертора D26 сигнал поступает на управляющие входы группы конъюнкторов D30. Этот сигнал разрешает передачу операнда В с группы конъюнкторов D30 на группу элементов M2 D33. 3) На выходе элемента М2 D27 - "1". С выхода элемента М2 D27 сигнал поступает на управляющие входы группы конъюнкторов D31. Этот сигнал разрешает передачу операнда А с группы конъюнкторов D31 на группу элементов M2 D34. 4) На выходе инвертора D28 - "0". С выхода инвертора D28 сигнал поступает на управляющие входы группы конъюнкторов D32. Этот сигнал запрещает передачу операнда В на группу элементов M2 D34.

Во втором варианте знаки разные. Операнд В имеет отрицательный знак. Операнд А - положительный знак (случай 2 в табл. 2.2.):

    1) На выходе конъюнктора D23 - "0". С выхода конъюнктора D23 сигнал поступает на управляющие входы группы конъюнкторов D29. Этот сигнал запрещает передачу операнда А на группу элементов M2 D33. 2) На выходе инвертора D26 - "1". С выхода инвертора D26 сигнал поступает на управляющие входы группы конъюнкторов D30. Этот сигнал разрешает передачу операнда В с группы конъюнкторов D30 на группу элементов M2 D33. 3) На выходе элемента М2 D27 - "1". С выхода элемента М2 D27 сигнал поступает на управляющие входы группы конъюнкторов D31. Этот сигнал разрешает передачу операнда А с группы конъюнкторов D31 на группу элементов M2 D34. 4) На выходе инвертора D28 - "0". С выхода инвертора D28 сигнал поступает на управляющие входы группы конъюнкторов D32. Этот сигнал запрещает передачу операнда В на группу элементов M2 D34.

В третьем варианте знаки разные. Операнд А имеет отрицательный знак. Операнд В - положительный знак (случай 3 в табл. 2.2.):

    1) На выходе конъюнктора D23 - "1". С выхода конъюнктора D23 сигнал поступает на управляющие входы группы конъюнкторов D29. Этот сигнал разрешает передачу операнда А на группу элементов M2 D33. 2) На выходе инвертора D26 - "0". С выхода инвертора D26 сигнал поступает на управляющие входы группы конъюнкторов D30. Этот сигнал запрещает передачу операнда В с группы конъюнкторов D30 на группу элементов M2 D33. 3) На выходе элемента М2 D27 - "0". С выхода элемента М2 D27 сигнал поступает на управляющие входы группы конъюнкторов D31. Этот сигнал запрещает передачу операнда А с группы конъюнкторов D31 на группу элементов M2 D34. 4) На выходе инвертора D28 - "1". С выхода инвертора D28 сигнал поступает на управляющие входы группы конъюнкторов D32. Этот сигнал разрешает передачу операнда В на группу элементов M2 D34.

После прохождения сигналов по схеме определяются регистры, на которые поступят соответствующие операнды.

Таблица 2.2

Логика работы схемы обработки знаков

№

Знак А

Знак В

Выход D23

Выход D26

Выход D27

Выход D28

1

0

0

0

1

1

0

2

0

1

0

1

1

0

3

1

0

1

0

0

1

4

1

1

0

1

1

0

Описание электрической функциональной схемы арифметического устройства для выполнения сложения и вычитания десятичных чисел

Электрическая функциональная схема арифметического устройства для выполнения сложения и вычитания десятичных чисел представлена на рис. 2.4.

После прохождения операндов по схеме проверки на появление недопустимых входных кодов (рис. 2.2) и по схеме обработки знаков (рис. 2.3) операнды записываются в регистры D35, D36 в соответствии со своими знаками. Причем если знаки разные, то отрицательный операнд должен быть записан в регистре D35, а положительный - в D36

Одновременно с проверкой операндов по схеме обработки знаков (рис. 2.3) определяется операция, которая будет выполняться в данном цикле. Операция Сложение/Вычитание определяется на элементе М2 D37. Триггер D38 хранит тип операции. Если в триггере D38 хранится "1", то будет выполняться операция "Вычитание". Если в триггере D38 хранится "0", то - операция "Сложение".

В случае если сигнал "Сложение/Вычитание" равен "1", происходит инвертирование операнда А на группе элементов М2 D40 и подача "1" на входной перенос сумматора D50. Сигнал с инверсного выхода триггера D38 подается на входы R# корректирующих регистров D39 и D48. В данном случае на входы R# поступают "0", и регистры D39 и D48 сбрасываются в ноль.

По первому управляющему сигналу (УС) от устройства управления (УУ) (счетчик D100 и дешифратор D101) группы конъюнкторов D41, D42, D51 пропускают соответственно операнд В (D41) и две тетрады с регистров D39 (D42) и D48 (D51) на сумматоры D44 и D45. На сумматоре D44 к старшей тетраде операнда В прибавляется корректирующая тетрада с регистра D48. На сумматоре D45 к младшей тетраде операнда В прибавляется корректирующая тетрада с регистра D39. Так как в регистрах D39 и D48 хранятся нули, то к операнду В прибавятся нули, т. е. операнд не изменяется.

По второму УС от УУ группы конъюнкторов D43 и D47 пропускают операнды А и В на регистры D46 и D52 соответственно. После этого операнды суммируются на сумматорах D49 и D50, причем старшие тетрады обоих операндов суммируются на сумматоре D49, а младшие - на сумматоре D50. Переносы фиксируются в триггерах D53 и D54.

По третьему УС от УУ группы конъюнкторов D55 и D56 пропускают результат суммирования на регистры D57 и D58.

Сигнал с инверсных выходов триггеров D53 и D54 подаются на вход R# соответствующего регистра D59 или D60. Если выходной перенос был (=1), то на вход R# приходит "0", и соответствующий регистр D59 или D60 сбрасывается. Если выходного переноса не было (=0), то на вход R# приходит "1", и соответствующий регистр D59 или D60 принимает 1010(2) по следующему сигналу синхронизации.

По четвертому УС от УУ группы конъюнкторов D61, D62, D64 и D65 пропускают:

Старшую тетраду результата (D61) и корректирующую тетраду с регистра D59 (D64) на сумматор D66.

Младшую тетраду результата (D62) и корректирующую тетраду с регистра D60 (D65) на сумматор D67.

По пятому УС от УУ группы конъюнкторов D68 и D69 пропускают результат суммирования на регистры D70 и D71.

На конъюнкторе D63 формируется сигнал разрешения преобразования результата из дополнительного кода в прямой, сигнал сброса регистров D73, D74 и формирование переноса для сумматора D84.

Так как рассматривается случай вычитания, то возможны два случая:

1. Перенос из старшей тетрады результата равен "0" и выполняется вычитание. Тогда на выходе конъюнктора D63 "1". Этот сигнал подается на входы разрешения элементов M2 D72, входы R# регистров D73 и D74 и на входной перенос сумматора D84. Так как на выходе конъюнктора D63 "1", то на элементах M2 D72 происходит инвертирование результата. Регистры D73 и D74 по следующему сигналу синхронизации принимают 1010(2). На входной перенос сумматора D78 подается "1". По седьмому УС от УУ группы конъюнкторов D77, D78, D81, D82 пропускают соответственно:

Старшую тетраду результата (D81) и корректирующую тетраду с регистровD74 (D78) на сумматор D83;

Младшую тетраду результата (D82) и корректирующую тетраду с регистровD73 (D77) на сумматор D84.

2. Перенос из старшей тетрады результата равен "1" и выполняется вычитание. Тогда на выходе конъюнктора D63 "0". Этот сигнал подается на входы разрешения элементов M2 D72, входы R# регистров D73 и D74 и на входной перенос сумматора D84. Если на выходе конъюнктора D63 "0", то элементы M2 D72 пропускают результат без изменения. Регистры D73 и D74 сбрасываются. На входной перенос сумматора D78 подается "0". По седьмому УС от УУ группы конъюнкторов D77, D78, D81, D82 пропускают соответственно:

Старшую тетраду результата (D81) и корректирующую тетраду с регистровD74 (D78) на сумматор D83;

Младшую тетраду результата (D82) и корректирующую тетраду с регистровD73 (D77) на сумматор D84.

По шестому УС от УУ группы конъюнкторов D75 и D76 пропускают результат суммирования на регистры D79 и D80.

По восьмому УС от УУ группы конъюнкторов D85 и D86 пропускают результат на выходные регистры D87 и D88.

На инверторах D89, D90 и конъюнкторе D97 формируется признак результата Равенство 0, на элементах M2 D91 D96, D98 и инверторе D99 формируется признак результата - Четность результата.

В случае если сигнал "Сложение/Вычитание" равен "0", происходит передача операнда А через группу элементов М2 D40 в прямом коде и подача "0" на входной перенос сумматора D50. Сигнал с инверсного выхода триггера D38 подается на входы R# регистров D39 и D48. Так как поступает "1", то регистры D39, D48 по следующему сигналу синхронизации (SYNG) примут корректирующую тетраду.

По первому управляющему сигналу (УС) от устройства управления (УУ) (счетчик D100 и дешифратор D101) группы конъюнкторов D41, D42 и D51 пропускают соответственно операнд В (D41) и корректирующие тетрады с регистров D39 и D48 на сумматоры D44 и D45. На корректирующих сумматорах D44 и D45 к обеим тетрадам операнда В прибавляется 0110(2), т. е. операнд корректируется.

По второму УС от УУ группы конъюнкторов D43 и D47 пропускают операнды А и В на регистры D46 и D52 соответственно. После этого операнды суммируются на сумматорах D49 и D50, причем старшие тетрады обоих операндов суммируются на сумматоре D49, а младшие - на сумматоре D50. Переносы фиксируются в триггерах D53 и D54.

По третьему УС от УУ группы конъюнкторов D55 и D56 пропускают результат суммирования на регистры D57 и D58.

Сигнал с инверсных выходов триггеров D53 и D54 подаются на вход R# соответствующего корректирующего регистра D59 и D60. Если выходной перенос был (=1), то на вход R# приходит "0", и соответствующий регистр D59 или D60 сбрасывается. Если выходного переноса не было (=0), то на вход R# приходит "1", и соответствующий регистр D59 или D60 принимает 1010(2) по следующему сигналу синхронизации.

По четвертому УС от УУ группы конъюнкторов D61, D62, D64 и D65 пропускают:

    1) старшую тетраду результата (D61) и корректирующую тетраду с регистра D59 (D64) на сумматор D66. 2) младшую тетраду результата (D62) и корректирующую тетраду с регистра D60 (D65) на сумматор D67.

По пятому УС от УУ группы конъюнкторов D68 и D69 пропускают результат суммирования на регистры D70 и D71.

На конъюнкторе D63 формируется сигнал разрешения преобразования результата из дополнительного кода в прямой и сигнал сброса регистров D73, D74 и формирование переноса для сумматора D84. Так как рассматривается случай сложения, то на выходе конъюнктора D63 всегда будет "0". Этот сигнал подается на входы разрешения элементов M2 D72, входы R# регистров D73 и D74 и на входной перенос сумматора D84. При выполнении операции сложения элементы M2 D72 пропускают результат без изменения. Регистры D73 и D74 сбрасываются. По седьмому УС от УУ группы конъюнкторов D77, D78, D81, D82 пропускают соответственно:

Старшую тетраду результата (D81) и корректирующую тетраду с регистровD74 (D78) на сумматор D83;

Младшую тетраду результата (D82) и корректирующую тетраду с регистровD73 (D77) на сумматор D84.

Так как регистры D73, D74 в нуле, то к результату на сумматорах D83 и D84 прибавляются нули. На входной перенос сумматора D78 подается "0".

По шестому УС от УУ группы конъюнкторов D75 и D76 пропускают результат суммирования на регистры D79 и D80.

По восьмому УС от УУ группы конъюнкторов D85 и D86 пропускают результат на выходные регистры D87 и D88.

На инверторах D89, D90 и конъюнкторе D97 формируется признак результата Равенство 0, на элементах M2 D91 D96, D98 и инверторе D99 формируется признак результата - Четность результата.

Похожие статьи




Описание электрической функциональной схемы арифметического устройства для выполнения сложения и вычитания десятичных чисел - Конструирование СВТ

Предыдущая | Следующая