Опис ядра процесора ADSP-BF534 - Розробка процесора ШПФ

Ядро процесора ADSP-BF534 складається із двох 16-бітних помножувачів, двох 40-бітних акумуляторів, двох 40-бітних АЛП, чотирьох відео АЛП і з 40-бітного зсувного регістру. Процес обчислення відбувається над 8-, 16-, чи 32-бітними даними з регістрового файлу.

Регістровий файл вміщує вісім 32-бітних регістри. Коли здійснюються обчислювальні операції над 16-ти розрядними операндами, регістровий файл працює як 16 незалежних 16-ти розрядних регістрів. Всі операнди для комп'ютерних операцій завантажуються з багатопортового регістрового файлу і з полів вмісту інструкцій. Кожний помножувач може виконувати 16-ти розрядне множення в кожному циклі із накопиченням результатів у 40 розрядний акумулятор. Підтримуються знаковий і без знаковий формати даних, а також насичення і округлення.

АЛУ виконує традиційний набір арифметичних і логічних операцій над 16 (32) розрядними даними. А також підтримує багато спеціальних інструкцій для прискорення різних задач обробки сигналів. До них відносяться такі операції як вивільнення полів і визначення популяції, множення за модулем 232 , подільник примітивів, доповнення і заокруглення, а також визначення знаку/експоненти. Набір відео інструкцій включає: байт вирівнювання і упаковку операції, 16-бітні і 8-бітні додавання з відсіканням, 8-ми бітну операцію вирівнювання а також 8-ми бітну операцію віднімання/приведення до абсолютного значення/зберігання (SAA). Також є операції порівняння/вибору і векторного пошуку інструкцій. Для деяких інструкцій дві 16-бітні АЛП операції можуть виконуватись одночасно на регістрових парах.

Фур'є цифровий сигнальний мікропроцесор

ядро процесора blackfin

Рис. 1.2 Ядро процесора Blackfin

Завдяки 40-бітному зсувному регістру можна здійснювати обертання і зсув, що використовується для нормалізації, розпакування полів та інструкцій упакування полів.

Програма секвенсор керує потоком виконання інструкцій, в тому числі інструкціями вирівнювання і декодування. Для програмного управління потоком, секвенсор підтримує ПК сумісні непрямі умовні переходи (зі статичним передбаченням розгалуження), і виклики підпрограм. Передбачене апаратурне виконання циклу нульових накладних. Архітектура є повністю закритою, це означає, що програмісту не потрібно керувати роботою конвеєру коли виконуються інструкції із взаємозалежними даними.

Модуль адресної арифметики володіє двома адресами, для одночасного подвійного вибору з пам'яті. Це означає, що багато портовий регістровий файл складається із чотирьох комплектів 32-бітових індексів, модифікації, довжини і базових регістрів (для кругової буферизації), і восьми додаткових 32 розрядних покажчиків регістрів (для С-типу індексування стекових маніпуляцій).

Процесор Blackfin підтримує модифіковану Гарвардську архітектуру в поєднанні із ієрархічною структурою пам'яті. Пам'ять першого рівня як зазвичай працює на тій же частоті, що й процесор. Пам'ять інструкцій першого рівня зберігає тільки інструкції. Дві пам'яті даних зберігають дані а також в специфічному блоці пам'яті зберігається стек та інформація локальних змінних. Окрім того кілька блоків пам'яті можна отримати конфігурацією і поєднанням SRAM та кешу. Модуль управління пам'яттю забезпечує захист пам'яті для окремих завдань, які можуть виконуватись на ядрі і може захищати системні регістри від ненавмисного доступу. Дана архітектура забезпечує три режими роботи: режим користувача, режим розробника а також режим емуляції. У користувацькому режимі обмежений доступ до певних режимів системи, забезпечуючи тим самим захист програмного середовища, в режимі розробника є необмежений доступ до систем і основних ресурсів. Набір інструкцій процесора Blackfin був оптимізований таким чином, що 16-ти бітові коди операцій є найбільш часто вживаними інструкціями, в результаті отримується скомпільований код відмінної щільності. Комплекс DSP інструкцій кодуються в 32-бітних кодах операцій, що представляють повнофункціональні інструкції багатофункціональними. Процесори Blackfin наділені обмеженими мультизадачними можливостями, де 32-бітова інструкція може бути видана одночасно з двох 16-бітних інструкцій, це дозволяє програмісту використовувати багато основних ресурсів ядра за один такт інструкції.

Мова налагодження процесора Blackfin використовує алгебраїчний синтаксис для полегшення кодування і читання. Архітектура оптимізована для використання спільно з С/С++ компіляторами, в результаті отримуємо швидке і ефективне написання програмного забезпечення.

Похожие статьи




Опис ядра процесора ADSP-BF534 - Розробка процесора ШПФ

Предыдущая | Следующая